0 引言

　　RFID(radio frequency identification)即射頻識別技術(shù)，是自動識別技術(shù)的一種，主要由閱讀器和電子標簽兩部分組成。通過無線射頻方式進行非接觸雙向數(shù)據(jù)通信，對目標加以識別并獲取相關(guān)數(shù)據(jù)。

　　閱讀器的設(shè)計是RFID系統(tǒng)設(shè)計中的關(guān)鍵部分，關(guān)于它的設(shè)計方案有很多種。FPGA是大規(guī)模可編程器件中的另一大類PLD(programmable logic device)器件，既繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點，又克服了普通ASIC設(shè)計周期長、投資大、靈活性差的缺點，逐步成為復(fù)雜數(shù)字硬件電路設(shè)計的首選。因此，本文設(shè)計了一種基于FPGA的高頻、遠距離RFID閱讀器。

1 系統(tǒng)功能概述

　　ISO／IEC 18000-6是ISO／IEC 18000標準的一部分，它定義了工作在高頻率范圍內(nèi)(860～960 MHz)射頻識別系統(tǒng)的空氣接口和通信協(xié)議Ⅲ，并規(guī)定了Type A和Type B兩類非接觸式射頻卡，如表1所示。

　　表1 兩類射頻卡的比較

Tab．1 Comparison of 2 types of radio frequency m odules

　　本設(shè)計采用Type B類型，閱讀器工作頻率為915 MHz，標簽響應(yīng)幀格式如圖l所示。

圖1 標簽響應(yīng)幀格式

Fig．1 Response format ofthe tag

　　閱讀器由FPGA模塊、高頻接口、JTAG模塊、串口通信(RS一232)模塊組成，其組成結(jié)構(gòu)如圖2所示。

圖2 閱讀器結(jié)構(gòu)圖

Fig．2 Structural diagram of the reader

　　FPGA模塊采用EP1C6Q240C8芯片。它是一款基于SRAM工藝的現(xiàn)場可編程門陣列，掉電丟失信息，內(nèi)部含有5 980個邏輯單元，最大用戶輸入輸出管腳為185個，采用JTAG下載模式。芯片與PC機通過RS-232串口通信，RS-232串口通信接口芯片采用具有Auto Shut down功能的MAx 3231收發(fā)器，任意接收器輸人端的有效信號電平都能自動喚醒收發(fā)器。

　　閱讀器的工作原理是：標簽接收到閱讀器的響應(yīng)幀后，將NRZ碼編碼成Manchester碼，并調(diào)制上載波后發(fā)送出去，閱讀器的高頻接口將該信息解調(diào)，即將載波信號濾除后，輸出Manchester碼到譯碼模塊；譯碼模塊將譯碼得到的NRZ碼串行輸出到通用異步收發(fā)器UART的接收模塊；接收模塊將其轉(zhuǎn)化為并行數(shù)據(jù)，送人并行CRC(cyclic redundancy check)模塊，UART發(fā)送模塊等待數(shù)據(jù)幀發(fā)送命令XMIT_CMD，當CRC模塊檢查到接收的數(shù)據(jù)正確，便將XMIT_CMD置為“1” ，發(fā)送模塊開始發(fā)送數(shù)據(jù)。

2 閱讀器設(shè)計方案

　　對目標芯片EP1 C6Q240C8，采用Quartus II開發(fā)軟件，使用VHDL語言完成對閱讀器各模塊的描述，并且調(diào)用第三方仿真工具ModelSim來進行時序仿真。Quartus II是Ahera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、Verilog—HDL等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，還可以調(diào)用第三方仿真工具完成從設(shè)計輸人到硬件配置的完整PLD設(shè)計流程。Quaaus II的設(shè)計步驟為設(shè)計輸入、設(shè)計編譯、功能仿真、時序仿真、硬件配置。

2．1 譯碼模塊

　　從電子標簽到閱讀器的數(shù)據(jù)傳輸可采用Manehester編碼，這將有利于發(fā)現(xiàn)傳輸中的錯誤。因為在比特長度內(nèi)，“沒有變化”的狀態(tài)是不允許的。當多個標簽同時發(fā)送的數(shù)據(jù)位有不同值時，接收的上升沿和下降沿互相抵消，由于該狀態(tài)是不允許的，所以閱讀器利用該錯誤就可以判定碰撞發(fā)生的具體位置。在曼徹斯特編碼中，某比特位的值是由該比特長度內(nèi)半個比特周期時的電平的變化(上升／下降)來表示的，從“1”跳變到“0”表示二進制“1”，從“0”跳變到“1”表示二進制“0”。

　　閱讀器的工作頻率為915 MHz，Manchester碼的傳送頻率為915 MHz／16。其基本設(shè)計原理是采用915 MHz作為基準時鐘clk ，利用分頻器得到基準時鐘的16分頻(clk／16)和8分頻(clk／8)。用2個D觸發(fā)器構(gòu)成移位寄存器，輸人時鐘為(clk／8)，將輸入的Manchester碼并行移出，并行移出的2個值為q₁和q₀。再構(gòu)造一個比較器，采用clk／16作為輸入時鐘，這樣就能將Manchester碼在一個比特長度內(nèi)的兩個電平值進行比較，如果q₀=“1”，q₁ =“0”，就輸出二進制“1”；如果q_o=“0”，q₁=“1”，就輸出二進制“0”。這樣就實現(xiàn)了Manchester碼的譯碼。

　　采用QuartusⅡ開發(fā)軟件，可以觀察到設(shè)計的RTL視圖，如圖3所示。其中mdi為輸入的Manchester碼，Out。為輸出的譯碼。

圖3 譯碼模塊的RTL視圖

Fig．3 RTL view of the decode block

　　通過編譯，可以得到占用芯片的資源情況，如表2所示。

　　表2 占用芯片資源情況表

Tab．2 The used chip resources

　　調(diào)用第三方仿真軟件ModelSim，可得到如圖4所示的設(shè)碼仿真波形。

圖4 譯碼仿真波形

Fig．4 Decod e simulation wavcform

　　圖4中：mdi為輸入的Manchester碼“101001 101001

　　1001”；Out₁為得到的八位二進制譯碼“11011010”。輸出的譯碼比輸入的Manchester碼延時一個周期。譯出八位二進制碼的時間僅為156．264 ns。因此，本設(shè)計能達到快速準確譯碼的目的，且占用資源少。

　　2．2 通用異步收發(fā)器接收模塊

　　接收器模塊接收譯碼模塊輸出的串行二進制碼。

　　并將其轉(zhuǎn)化為并行數(shù)據(jù)輸出。接收狀態(tài)機共有R_START(等待起始位)、R_CENTER(求中點)、R_WAIT(等待采樣)、R_SAMPLE(采樣)和R_STOP(停止)這5個狀態(tài)，如圖5所示。

圖5 UART接收器的接收狀態(tài)機

Fig．5 Receiving status principle of UART

　　狀態(tài)機一直在等待RXD_SYNC電平由1跳到0的起始位信號。為了能夠得到正確的起始位信號，要求接收到的起始位在波特率時鐘采樣過程中至少有一半都是屬于邏輯0，才可確認接收到的是起始位 。內(nèi)部采樣的時鐘balk周期是發(fā)送或接收頻率的16倍，在設(shè)計中可以認為邏輯0超過1／4個位時間的信號一定是起始位。這時轉(zhuǎn)入R_CENTER狀態(tài)，就是由起始位求出每位的中點，通過對balk的個數(shù)進行計數(shù)(RCNT16)。狀態(tài)機在R_WAIT狀態(tài)時，等待計滿15個balk，在第l6個balk進行采樣，數(shù)據(jù)采樣完成后無條件轉(zhuǎn)入R_WAIT狀態(tài)。采樣的同時判斷數(shù)據(jù)位長度是否已達到數(shù)據(jù)幀長度(FRA．MELEN)，如果達到，說明停止狀態(tài)來臨。停止位后回到R_START狀態(tài)，等待下一個幀的起始位。接收器將收到的數(shù)據(jù)送入CRC校檢模塊，如無錯誤，則將發(fā)送器的XMIT_CMD_P信號置為1，接收狀態(tài)機準備發(fā)送數(shù)據(jù)。

　　2．3 并行CRC模塊

　　通常，CRC采用線性反饋移位寄存器的串行實現(xiàn)，本文采用一種并行CRC運算方法。CRC校驗碼采用多項式：x¹⁶ + x¹² + x⁵ +1。使用16個移位寄存器，每次輸入8 bits數(shù)據(jù)，相當于一次并行運算就得到了串行移位運算時需要8次移位得到的結(jié)果，具有更高的處理速度，縮短了閱讀器對卡的響應(yīng)時間。

　　2．4 通用異步收發(fā)器發(fā)送模塊

　　當發(fā)送模塊處于X_START狀態(tài)時，發(fā)送一個位時間寬度的邏輯0至輸出TXD ，緊接著狀態(tài)機轉(zhuǎn)入X_WAIT狀態(tài)。XCNT16是balk的計數(shù)器。X_WAIT狀態(tài)和接收狀態(tài)機中的R_WAIT狀態(tài)相似。計數(shù)器記到15時，轉(zhuǎn)入X_SHIFT狀態(tài)，實現(xiàn)待發(fā)數(shù)據(jù)的并串轉(zhuǎn)換，轉(zhuǎn)換完成回到X_WAIT狀態(tài)。當數(shù)據(jù)幀發(fā)送完畢，狀態(tài)機進入X_STOP狀態(tài)，等待另一個數(shù)據(jù)幀的發(fā)送命令。

3 下載配置

　　EP1C6Q240C8芯片支持被動串行和JTAG兩種下載模式 ，這里采用JTAG模式對芯片進行配置。下載電纜與電路板相連的是10針插座，采用1O個小方格來表示，配置電路如圖6所示(其中nCE₀懸空，DA-TA。和DCLK使用高電平或低電平驅(qū)動)。

圖6 配置電路圖

Fig．6 Circuit diagram of configuration

4 結(jié)束語

　　FPGA是簡化SoC設(shè)計的一種新選擇，省略了單片機的許多附件部分。本文實現(xiàn)了基于ISO／IEC18000-6標準閱讀器的解碼、處理和發(fā)送功能。通過實驗證明，本設(shè)計具有解碼速度快、接收數(shù)據(jù)準確、識別率高等優(yōu)點。